👋 방문해 주셔서 감사합니다!
로그인하고 시작하기회원가입게스트 모드로 시작
📂
전체 자격증 목록
원하는 시험을 골라보세요
💬
활동 피드
🏆
활동 랭킹
🙋‍♂️
문제 제보
📝
오답 복습 노트
🧠
AI 스마트 복습
📊
내 학습 리포트
🏆
명예의 전당
📋
내 신고 내역

반도체커스텀레이아웃산업기사 2014-09-20 집적회로 설계이론 63번 문제 해설

반도체커스텀레이아웃산업기사 2014-09-20 - 집적회로 설계이론
반도체커스텀레이아웃산업기사 2014-09-20 - 집적회로 설계이론
← 이전
📝 목록다음 →
문제 목록으로
문제 63 2014-09-20
게이트 수준에서 검증된 설계 데이터인 네트리스트(netlist)를 집적회로로 구현하기 위해 필요한 마스크의 제작 데이터로 변환시키는 과정은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)
현재 페이지는 개별문항 데이터로 통계가 제공되지 않습니다. 복습기능이 있는 문제목록 페이지를 이용해 주세요.
학습모드로 이동

연관 추천 문제

같은 번호 다른 회차
2019-04-2763번 — 레이아웃(layout) 설계규칙에 관한 설명 중 틀린 것은?
2018-04-2863번 — MOSFET에서 출력 논리 레벨이 완전히 복원되어 안정화되는 트랜지스터는?
2017-05-0763번 — 집적회로 레이아웃 설계에서 제일 처음 해야 할 일은?
2016-05-0863번 — 다음 중 CMOS IC를 취급하는 방법에 대한 설명으로 틀린 것은?
2011-10-0263번 — CMOS 제조 과정에서는 nMOS와 pMDS 트랜지스터를 만들 때 생기는 n 층과 p 층간의 결함(n-p-n-p 또는 p-n-p-n)에 의해 기성 트랜지스터가 구성되는데, 이 기생 트랜지스터가 결합되어 V ds 와 V ss 사이에 전류 통로가 형성되는 현상을 무엇이라고 하는가?
같은 과목 인접 문제
인접61번 — MOS 구조의 전계효과 중 게이트 전압 V G 가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계면에 소수 캐리어인 전자가 모이는 현상은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)
인접62번 — 실제로 클럭 신호는 MOS의 저항 및 용량 특성에 따라서 전달 과정에서 지연 효과를 갖게 되어 클럭의 시간차가 생긴다. 이와 같은 현상을 무엇이라고 하는가?
인접64번 — CMOS 인버터(Inverter) DC 특성 곡선에서 최대 전류가 흐르는 NMOS와 PMOS의 동작 영역은?
인접65번 — 인버터(Inverter)의 동작점이 아닌 것은?
인접66번 — 실제의 IC 소자들이 가지고 있는 지연 시간을 고려한 시뮬레이션 방법으로 특히, 여러 단이 종속적(cascade)으로 연결되었을 경우 최종 출력에서 발생하는 spike나 glitch등을 방지하기 위한 방법은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)